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华为半导体总裁何庭波于ISCAS 2026正式发布韬(τ)定律,提出以时间缩微替代几何缩微的全新演进方向。
其核心技术逻辑折叠(LogicFolding)将二维平面电路通过三维折叠与垂直互连实现堆叠,关键路径走线缩短50%至80%,信号RC负载显着降低。
实测数据显示,麒麟2026晶体管密度较麒麟9030 Pro提升53.5%,达238MTr/mm²,即每平方毫米集成2.38亿晶体管,与Intel 18A工艺基本持平,接近初代台积电3nm水平。该路线本质是以芯片堆叠绕开先进制程瓶颈。
英伟达CEO黄仁勋5月28日对此回应称,此举对华为确属突破,但对台积电构不成威胁,理由是台湾在3D封装与芯片堆叠领域已领先约十年,华为此番路线实为追赶而非颠覆。
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