从EDA工具到“超级智能体”，CadenceLIVE China 2026透视芯片设计范式重构

AI不只在制造更多芯片，也开始进入RTL、验证、实现、封装与多物理场分析主流程；EDA的竞争边界正由芯片级工具扩展至系统级工程平台。

Cadence资深副总裁兼数字与签核事业部总经理滕晋庆博士发表主题演讲。

8月25日，CadenceLIVE China 2026中国用户大会在上海前滩香格里拉酒店举行。大会以“Design for AI and AI for Design”为主线，设置主题峰会、七大技术分会场和产品展示。Cadence、此芯科技、火山引擎与中兴微电子等企业代表围绕AI芯片、智能体计算、工程生产力与系统设计展开讨论。

从这场大会释放的信息来看，EDA的发展方向正在发生变化。过去，工程师得在不同工具间来回切换、手动操作；现在，AI能懂需求、调工具，还能帮着做优化。

也就是说，AI给EDA带来的改变，早就不是让某个单点步骤跑得更快那么简单了，它正在把整个芯片设计流程盘活，让各个环节变得更聪明、配合得更默契。

下一阶段EDA竞争的关键，不是谁先接入大模型，而是谁能让AI在可信的物理引擎、设计规则和签核工具之上完成闭环工程任务。

 

AI推动半导体扩容，也把设计复杂度推到新高度

AI基础设施正在重置半导体产业的规模基线。IDC在2026年4月预计，全球半导体收入将在2026年达到1.29万亿美元；WSTS随后发布的春季预测进一步上调至1.51万亿美元。两家机构口径不同，但指向同一事实：数据中心、HBM、AI加速器和网络芯片构成的新需求，已不再只是一次周期性反弹，而是在扩展整个行业的可服务市场。

规模扩张的另一面，是设计难度陡增。AI芯片架构不断走向异构化，先进制程、HBM、Chiplet与3D-IC把功耗、散热、互连、封装和可靠性问题耦合在一起。单纯增加工程师数量，既难以覆盖快速增长的设计空间，也无法解决资深人才稀缺和项目周期持续拉长的问题。

滕晋庆把Cadence的角色概括为两个相互强化的方向：一是“Design for AI”，用EDA、IP和系统分析能力帮助客户构建更强的AI芯片与基础设施；二是“AI for Design”，把AI引入设计流程，提高研发生产力。前者催生更强算力，后者利用这些算力改造工程流程，形成一条自我加速的正循环。

Cadence副总裁、中国及东南亚区总经理汪晓煜在开场致辞中表示，行业的创新焦点已不再局限于物理制程微缩，而是同时转向系统、架构和生态创新。Cadence现场披露，其每年将约30%至40%的营收投入研发，涵盖从AI优化到Level 5的Super Agent，并推动其进入工程主流程。

此次Cadence用五级路径描述走向自主化的过程：Level 1是优化，Level 2是对话式大模型，Level 3增加推理，Level 4进入智能体工作流，Level 5则指向全自主。这里的“自主”并非脱离工程师，而是让工程师从逐项操作转向目标设定、约束管理、结果审核与最终签核。

Cadence AgentStack及面向芯片到系统不同环节的AI Super Agent矩阵。

Cadence强调的“三层蛋糕”是理解这一路线的关键：底层是加速计算与数据，中间层是基于数学和物理的仿真、优化与签核引擎，最上层才是AI Agent。通用大模型可以生成代码，但芯片设计还必须同时满足功能正确性、时序、功耗、面积、可靠性和工艺规则；而RTL及设计数据大多又是企业不公开的核心IP。没有中间层的工程约束，模型输出再流畅，也很难直接变成可流片结果。

这些基于特定环境的成绩单释放了一个明确信号：AI已经实质性地接管了那些多步骤、长周期的复杂工程任务。

这也是Agentic EDA与普通“AI助手”的分水岭：价值不在于更快地产生第一份答案，而在于能否调用工具、观察偏差、改变策略并不断迭代，直至交付可验证结果。对芯片行业而言，“闭环”远比“生成”重要。

 

3D-IC与Physical AI，让EDA边界向系统工程扩张

随着2D缩放的边际收益下降，Chiplet、先进封装和3D-IC正在成为延续系统性能增长的重要路径。但3D堆叠并不是把多个裸片机械叠加，而是要把它们视作一个系统，从架构阶段同时优化计算、存储、互连、供电、散热与机械可靠性。设计变量从XY扩展到XYZ，签核对象也从单颗芯片扩展到芯片—封装—PCB—整机。

Integrity 3D-IC强调计算、存储、互连、供电与散热的系统级协同优化。

这解释了Cadence为何持续把业务边界从传统EDA推向智能系统设计。继2024年收购Beta CAE后，Cadence于2026年2月完成对Hexagon设计与工程业务的收购，补入结构分析、多体动力学等能力。中国客户案例：AI不是展示，而是工程生产力

此芯科技展示基于Cadence工具完成的6nm Arm Cortex-A720 CPU内核实现结果。

在现场案例中，此芯科技展示了采用Cadence设计流程完成的6nm Arm Cortex-A720 CPU内核：0.95V下达到3.05GHz，0.85V下达到2.85GHz；按其披露的对比口径，总功耗比行业公开参考结果降低21%，漏电功耗降低37%，并完成静态、动态IR完整性验证。

大会论文评选同样透露出需求变化。今年活动收到来自24家客户公司的59篇论文投稿，由13位产业专家评审，最终评出1篇Best Paper和5篇Outstanding Paper。评委会主席、中兴微电子副总经理兼IC平台研发中心主任欧阳可青表示，系统分析方向的投稿增长最为明显，这与芯片设计走向系统级协同的趋势相吻合。

 

从PoC到规模化部署，AI落地还要跨过三道门槛

火山引擎副总裁张鑫认为，AI产业正在从技术验证切换到规模化部署，企业关注点也从“能不能用”转向能否稳定运行、可控治理和持续降本。他给出的一个对比颇具代表性：大模型在代码生成环节可以达到十倍以上速度，但在火山引擎内部，端到端研发效率的实际提升约为60%。

火山引擎认为，AI产业关注点正从“能不能用”转向可稳定运行、可治理和持续降本。

对应半导体行业，火山引擎提出“Cloud for IC、AI for IC、Security for IC”三条路径：用云端弹性算力承接前后端仿真与验证的峰谷差；用AI连接需求、RTL、测试、脚本和软件开发；再以机密计算、权限控制、审计和模型治理保护设计IP。

这也揭示了EDA智能体商业化的三道门槛：第一是结果必须可验证，不能只看生成速度；第二是设计数据高度敏感，云端部署必须解决安全与知识产权问题；第三是多工具长流程需要可观测、可审计和可回滚。只有跨过这三道门槛，AI才可能从演示Demo变成工程基础设施。

 

行业洞察：下一阶段拼的不是模型，而是闭环

洞察一：Agentic EDA会先在边界清晰、反馈明确的任务中成熟。RTL生成、Testbench、回归验证、ECO收敛、版图迁移、IR分析等任务都有清晰目标和验证器，更适合形成强化学习闭环；完全自主设计一颗复杂芯片仍是路线图，而非一夜之间到来的现实。

洞察二：AI入局EDA，工程师不仅不会丢饭碗，反而能借此卸下不少重担。不过，芯片设计真正的门槛，从来都不在于“执行”，而在于“抉择”。

洞察三：EDA厂商的玩法正在变。过去拼的是工具本身够不够强，现在有了AI加持，单一工具的重要性没那么大了。以后大家比的，是谁能把模型、行业知识和长期积累的工程数据深度绑定。

洞察四：芯片行业的效率指标将从“生成有多快”转向“得到正确设计有多快”。未来客户更关心的不是AI能写多少行RTL，而是首次通过率、PPA、回归覆盖率、ECO轮次、签核时间和上市周期。能把这些指标纳入可持续评测体系，才是工程智能体走向规模部署的前提。

CadenceLIVE China 2026释放的其中一个信号是，AI与EDA的结合正在进入更深阶段。AI带来的变化，一端体现在不断增长的算力需求，另一端则体现在芯片研发流程本身。相比简单地给现有工具增加AI功能，如何让AI参与设计决策、连接不同环节，并在实际工程中发挥作用，或许会成为EDA厂商下一阶段竞争的重点。

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